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VLSI · 2022–2026 LIVE

Politecnico di Milano

対象論文Papers 5 · 筆頭著者first author 5 · 著者按分fractional 4.60 · 世界World #38

所属著者Affiliated authors

ORCID が一致する著者は同一人物としてまとめています。それ以外は表記ごとに別人として扱います。Authors sharing an ORCID are merged; other spellings are listed separately.

順位Rank著者Author論文数Papers
1S. Levantino3
2A. L. Lacaita2
2Carlo Samori ORCID2
2D. Lodi Rizzini2
2F. Tesolin2
2G. Castoro2
2M. Rossoni2
2P. Salvi2
2R. Moleri2
2S. Gallucci2
2S. M. Dartizio2
2Salvatore Levantino ORCID2
13A. Dago1
13Andrea Bonfanti ORCID1
13Andrea L. Lacaita ORCID1
13Andrea Lacaita1
13D. Fagotti1
13Francesco Tesolin ORCID1
13G. R. Trotta1
13Gabriele Bè ORCID1
13Giacomo Castoro ORCID1
13Lorenzo Scaletti ORCID1
13Luca Bertulessi ORCID1
13Luca Ricci ORCID1
13M. Ghioni1
13M. Leoncini1
13Michele Rocco ORCID1
13Michele Rossoni ORCID1
13Riccardo Moleri ORCID1
13S. Zaffin1
13Simone M. Dartizio ORCID1

対象論文Papers

  1. VLSI
    2026
    A 0.5W/mm 2 -Power-Density, 91.6%-Peak-Efficiency, Resonant Dual-Path Interleaved DC-DC Converter
    DOI
    S. Zaffin, M. Leoncini, A. Bertolini, A. Dago, A. Gasparini, S. Levantino, M. Ghioni
    Politecnico di Milano · STMicroelectronics
  2. VLSI
    2025
    A 58.9fs-Jitter Fractional-N Digital PLL Using a Double-Edge Variable-Slope DTC
    DOI
    D. Fagotti, S. M. Dartizio, F. Tesolin, R. Moleri, G. R. Trotta, M. Rossoni, S. Gallucci, P. Salvi, G. Castoro, D. Lodi Rizzini, A. L. Lacaita, S. Levantino
    Politecnico di Milano
  3. VLSI
    2025
    A Fractional-N Digital-PLL Based on a Power-Gated Ring-Oscillator and a Frequency-Stabilizing Loop Achieving 74fs Jitter Under $3 \text{mV}_{\text{pp}}$ Supply Ripple
    DOI
    M. Rossoni, R. Moleri, D. Lodi Rizzini, P. Salvi, S. Gallucci, G. Castoro, F. Tesolin, A. L. Lacaita, S. M. Dartizio, S. Levantino
    Politecnico di Milano
  4. VLSI
    2024
    A 79.3fsrms Jitter Fractional-N Digital PLL Based on a DTC Chopping Technique
    DOI
    Riccardo Moleri, Simone Mattia Dartizio, Michele Rossoni, Giacomo Castoro, Francesco Tesolin, Dmytro Cherniak, Carlo Samori, Andrea Leonardo Lacaita, Salvatore Levantino
    Politecnico di Milano · Infineon
  5. VLSI
    2023
    A 2GS/s 11b 8x Interleaved ADC with 9.2 ENOB and 69.9dB SFDR in 28nm CMOS
    DOI
    Luca Ricci, Lorenzo Scaletti, Gabriele Bè, Michele Rocco, Luca Bertulessi, Salvatore Levantino, Andrea Lacaita, Carlo Samori, Andrea Bonfanti
    Politecnico di Milano